Abstrato

Estudo e análise de um projeto de deslocador de fase de 8 bits empacotado em QFN usando tecnologia CMOS de 65 nm

Arti. R, S. Christopher, R. David Koilpillai

Um deslocador de fase digital de 8 bits usando tecnologia CMOS de 65 nm para uma banda de 3 GHz -4 GHz é projetado, fabricado e testado. Este trabalho é baseado na topologia de linha comutada utilizando várias combinações de filtros com componentes concentrados para atingir o desempenho desejado. Embora na simulação as tolerâncias com relação ao requisito sejam muito melhores quando se trata de empacotamento, ele se deteriora devido a incertezas. Assim, este trabalho visa estudar o efeito do fio de ligação no deslocador de fase em uma condição empacotada. A variação da perda de inserção e as perdas de retorno são afetadas pela indutância do cabo, mas o desempenho da fase permanece mais ou menos o mesmo que o projeto. O deslocador de fase de 8 bits fabricado demonstra um erro de fase rms geral menor que 2,17° na banda de 3 GHz-4 GHz para todos os 256 estados. A perda de inserção é aumentada em 4,76 dB para o estado de referência para o chip empacotado e a variação na perda de inserção é de ± 10 dB em todos os estados em toda a banda. A correspondência de entrada e saída medida do chip empacotado é menor que -4 dB e –6 dB em toda a banda, respectivamente