Abstrato

PROCESSADOR MIPS CRIPTOGRAFADO DE BAIXA POTÊNCIA BASEADO NO ALGORITMO AES

Kirat Pal Singh, Shivani Parmar

O artigo descreve o processador MIPS encriptado de 32 bits de baixo consumo baseado no algoritmo AES e na arquitetura de pipeline MIPS. Os estágios do pipeline do processador MIPS estão organizados de tal forma que o pipeline pode ser sincronizado a alta frequência e a técnica de clock gating é utilizada para reduzir o consumo de energia. Os blocos de encriptação do sistema criptográfico Advanced Encryption Standard (AES) e a dependência entre as fases do pipeline são explicados em detalhe com a ajuda do diagrama de blocos. A fim de reduzir o consumo de energia, especialmente para dispositivos portáteis e aplicações de segurança, a atividade de comutação é utilizada dentro das fases do pipeline. O design foi sintetizado na tecnologia de processo de 40 nm, utilizando o dispositivo Xilinx Virtex-6. O processador de pipeline MIPS encriptado pode funcionar a 210 MHz e o consumo de energia é de 1,313 W.